Diagramas de temporización de instrucción FFL y FFU

Los siguientes ejemplos de diagrama de temporización describen escenarios de ejecución para las instrucciones FFL (carga FIFO) y FFU (descarga FIFO).

Ejecución FFL correcta seguida de ejecución de FFU correcta

Ejecución FFL correcta seguida de ejecución de FFU correcta
Ejecución FFL correcta seguida de ejecución de FFU correcta
Descripción del ciclo de exploración
Ciclo de análisis
Descripción
1
La condición de línea pasa a ser Cierto cuando:
  • El bit de entrada Execute es CIERTO.
  • Datos de carga (insertados) a pila FIFO.
  • El bit de salida Listo es CIERTO.
2,3,4
No hay cambio en la condición de línea.
5
La condición de línea pasa a ser FALSO cuando:
  • El bit Execute es FALSO.
  • El bit de salida Listo es FALSO.
6, 7
No hay cambio en la condición de línea.
  • El bit Execute es FALSO.
  • El bit de salida Listo es FALSO.
8
Línea cambia a CIERTO si:
  • El bit de entrada Execute es CIERTO.
  • Descargar datos de pila FIFO.
  • El bit de salida Listo es CIERTO.
9
No hay cambio en la condición de línea.
  • El bit Execute es FALSO.
  • El bit de salida Listo es FALSO.
10, 11
No hay cambio en la condición de línea.

Ejecución correcta si el bit vacío es CIERTO

Ejecución correcta si el bit vacío es CIERTO
Ejecución correcta si el bit vacío es CIERTO
Descripción del ciclo de exploración
Ciclo de análisis
Descripción
1
La condición de línea pasa a ser Cierto cuando:
  • El bit de entrada Execute es CIERTO. Se inicia la ejecución.
  • La posición es cero. El bit vacío es CIERTO.
  • El bit de salida Listo es CIERTO.
2,3,4
No hay cambio en la condición de línea.
5
La condición de línea pasa a ser FALSO cuando:
  • El bit Execute es FALSO.
  • El bit vacío es CIERTO.
  • El bit de salida Listo es FALSO.
6, 7
No hay cambio en la condición de línea.
8
Línea cambia a CIERTO si:
  • El bit de entrada Execute es CIERTO. Se inicia la ejecución.
  • El bit vacío es CIERTO.
  • El bit de salida Listo es CIERTO.
9
La condición de línea pasa a ser FALSO cuando:
  • El bit Execute es FALSO.
  • El bit vacío es CIERTO.
  • El bit de salida Listo es FALSO.
10, 11
No hay cambio en la condición de línea.

Ejecución correcta si el bit vacío es CIERTO

Ejecución correcta si el bit vacío es CIERTO
Ejecución correcta si el bit vacío es CIERTO
Descripción del ciclo de exploración
Ciclo de análisis
Descripción
1
La condición de línea pasa a ser Cierto cuando:
  • El bit de entrada Execute es CIERTO. Se inicia la ejecución.
  • Posición es igual a Longitud, el bit Completo es CIERTO.
  • El bit de salida Listo es CIERTO. 
2,3,4
No hay cambio en la condición de línea.
5
La condición de línea pasa a ser FALSO cuando:
  • El bit Execute es FALSO.
  • El bit completo es CIERTO.
  • El bit de salida Listo es FALSO.
6, 7
No hay cambio en la condición de línea.
8
Línea cambia a CIERTO si:
  • El bit de entrada Execute es CIERTO. Se inicia la ejecución.
  • El bit completo es CIERTO.
  • El bit de salida Listo es CIERTO.
9
La condición de línea pasa a ser FALSO cuando:
  • El bit Execute es FALSO.
  • El bit completo es CIERTO.
  • El bit de salida Listo es FALSO.
10, 11
No hay cambio en la condición de línea.

Se ha detectado un error durante la ejecución de FFL y FFU

Se ha detectado un error durante la ejecución de FFL y FFU
Se ha detectado un error durante la ejecución de FFL y FFU
Descripción del ciclo de exploración
Ciclo de análisis
Descripción
1
La condición de línea pasa a ser Cierto cuando:
  • El bit de entrada Execute es CIERTO. Se inicia la ejecución.
  • El bit Error es CIERTO.
2,3,4
No hay cambio en la condición de línea.
5
La condición de línea pasa a ser FALSO cuando:
  • El bit Execute es FALSO.
  • Los bits Error y ErrorID son FALSO.
6, 7
No hay cambio en la condición de línea.
8
Línea cambia a CIERTO si:
  • El bit de entrada Execute es CIERTO. Se inicia la ejecución.
  • El bit Error es CIERTO.
9
La condición de línea pasa a ser FALSO cuando:
  • El bit Execute es FALSO.
  • Los bits Error y ErrorID son FALSO.
10, 11
No hay cambio en la condición de línea.
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